ランタイムパワーゲーテリングを適用した乗算器を用いた消費電力に影響する要因の解析(低消費電力/耐ノイズ・ばらつき設計(2),システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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本稿では、走行時パワーゲーテリング方式を32bit乗算器に適用した回路を用いた解析によって、動的にスリープ制御を行った場合に消費電力へ影響する要因について示す。用いた回路は被演算数の大きさに着目し、片方、もしくは両方の被演算数が16bit以下の大きさであれば、動的にスリープ制御を行い、演算に使用しない回路部分でのリーク電力を低減する。ASPLA90nmプロセスにて設計したレイアウトから抽出したデータをもとにシミュレーション評価した結果85℃の高温状態での乗算アレイでの平均リーク電流は動作中に回路の一部(全体の約51%のセル数)をスリープさせた場合で最大約46%低減可能であるが、スリープ状態が開始されてから乗算アレイのリーク電流が低減され始めるまでに約20ns程度、最大低減可能になるまで約1200ns必要であることが分かった。
- 社団法人電子情報通信学会の論文
- 2007-03-02
著者
-
大久保 直昭
芝浦工業大学
-
香嶋 俊裕
芝浦工業大学
-
白井 利明
芝浦工業大学
-
宇佐美 公良
芝浦工業大学
-
武田 清大
芝浦工業大学
-
宇佐美 公良
芝浦工業大学工学部
-
武田 清大
東京大学大学院
-
武田 清大
東京大学工学系研究科先端学際工学専攻
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