MTCMOS回路の遅延時間モデリングと静的タイミング解析への応用手法(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
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概要
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MTCMOS技術を適用した回路の設計において、回路の遅延時間を短時間に予測することは重要な課題である。本稿では、従来の静的遅延解析(STA)手法をMTCMOS(Multiple-Threshold CMOS)回路設計に向けて拡張した手法を提案する。提案手法では、MTCMOS回路の遅延時間に影響する入力遷移時間、出力容量、仮想グランド線長、パワースイッチサイズによるLook-up TableをSPICEシミュレーションにより作成し、論理セルごとに線形補間計算を行なうことによって回路遅延時間を算出する。本手法をクリティカルパス遅延計算へ適用した結果、良い精度で遅延計算が可能であることを示す。
- 社団法人電子情報通信学会の論文
- 2005-08-11
著者
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