3次元積層型乗算器の回路分割手法に関する研究(学生・若手研究会)
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概要
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近年,LSIの更なる性能向上の手段として3次元積層技術が注目されている.演算回路を3次元実装する場合,回路をいくつかのサブ回路に分割し,それらを積層する必要がある.このときの演算回路の分割手法によって演算回路の性能は大きく異なるため,演算回路毎に最適な分割手法の検討が必要となる.本研究では,可能な限り垂直配線の本数を抑制することで性能向上が得られる分割手法を提案する.演算回路として乗算器を取り上げ,従来の分割手法と提案手法での回路の最大遅延への効果を評価する.シミュレーションによる評価の結果,提案手法では従来の乗算器に比べ最大20%の高速化を達成した.
- 社団法人電子情報通信学会の論文
- 2010-12-09
著者
-
小林 広明
東北大学
-
小林 広明
東北大学サイバーサイエンスセンター
-
江川 隆輔
東北大学大学院情報科学研究科
-
後藤 源助
山形大学大学院理工学研究科情報科学専攻
-
後藤 源助
富士通研究所
-
後藤 源助
株式会社富士通研究所
-
江川 隆輔
東北大学サイバーサイエンスセンター|JST CREST
-
小林 広明
東北大学サイバーサイエンスセンター|科学技術振興機構戦略的創造研究推進事業
-
多田 十兵衛
山形大学大学院理工学研究科
-
坂井 一仁
山形大学理工学研究科
-
多田 十兵衛
山形大学理工学研究科
-
後藤 源助
山形大学理工学研究科
-
江川 隆輔
東北大学サイバーサイエンスセンター:jst Crest
-
多田 十兵衛
東北大学サイバーサイエンスセンター
-
江川 隆輔
東北大学サイバーサイエンスセンター
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