可変段数パイプラインを用いた低電力演算器の評価(回路技術(一般、超高速・低電力・高機能を目指した新アーキテクチャ))
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概要
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近年,プロセッサの性能向上にともない,プロセッサの消費電力が増加している.一方,携帯電話など携帯情報端末機器の普及により低消費電力と高性能が両立したプロセッサが必要とされている.これを実現するために,処理能力を下げずに消費電力を低下させる方法として,クロック周波数に応じてパイプライン段数を動的に可変とすることを提案し評価する.32ビット乗算器を可変段数パイプライン化することにより,単純にクロック周波数を半分にした場合と比較して電力遅延積を削減することができた.
- 社団法人電子情報通信学会の論文
- 2003-12-11
著者
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多田 十兵衛
山形大学大学院理工学研究科情報科学専攻
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漆山 誠一
山形大学大学院理工学研究科
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後藤 原助
山形大学大学院理工学研究科
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多田 十兵衛
山形大学大学院理工学研究科
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多田 十兵衛
山形大学理工学研究科
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多田 十兵衛
東北大学サイバーサイエンスセンター
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