ビットレベル並列性を利用した演算器の小規模化(プロセッサ, DSP, 画像処理技術及び一般)
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概要
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本研究では, 回路の大規模化に伴うリーク電流による消費電力の増大を抑えることを目的として, 小規模な演算器で高速に演算を行なう手法を提案する.演算内のビットレベル並列性に着目し, 高ビット幅の演算を低ビット幅の演算器で行い, さらに回路をウェーブパイプライン化することで高速かつ小規模化な回路を実現する.また, シミュレーションにより提案手法の有効性を示す.
- 社団法人電子情報通信学会の論文
- 2005-10-14
著者
-
中村 維男
東北大学大学院情報科学研究科情報基礎科学専攻
-
中村 維男
東北大学大学院情報科学研究科
-
江川 隆輔
東北大学大学院情報科学研究科
-
後藤 源助
山形大学大学院理工学研究科情報科学専攻
-
後藤 源助
富士通研究所
-
後藤 源助
株式会社富士通研究所
-
多田 十兵衛
山形大学工学部
-
後藤 源助
山形大学工学部
-
多田 十兵衛
山形大学大学院理工学研究科
-
多田 十兵衛
山形大学理工学研究科
-
後藤 源助
山形大学理工学研究科
-
多田 十兵衛
東北大学サイバーサイエンスセンター
-
中村 維男
東京工業大学
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