配線遅延を考慮したマルチスレッド方式アーキテクチャ : SHIFT Machineの提案

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概要

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半導体のスケーリングが進むにつれて、1チップで利用可能なトランジスタ数が10から100億個に達しようとしている。しかし、スケーリングが進むにつれて、トランジスタのゲート遅延よりも配線遅延がマイクロプロセッサの性能向上に対する支配的要因となる。本論文では、このような状況の中で優れたパラダイムとなるシフトアーキテクチャを提案する。このパラダイムは、チップ上でクロックパルスが到達可能な範囲のパイプライン化や、処理速度向上のための更なるパイプライン化を行う。パイプライン化された環境において、それぞれが資源依存の強い命令・データ流からなる大量のスレッドを処理する。このパラダイムは、将来のCMOS技術において非常に有望なアーキテクチャであるといえる。
一般社団法人情報処理学会の論文
2002-05-13

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