ウェーブパイプラインを用いた時分割擬似マルチポートレジスタファイル (非同期式回路/システム設計論文小特集)
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概要
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命令レベル並列性を利用するスーパスカラプロセッサやVLIWといった高性能マイクロプロセッサでは, 複数の演算ユニットに対して同時にデータを供給しなければならない. 本論文では, 一つのポートから時分割でデータを読み書きすることにより, マルチポート化のコストを削減する時分割擬似マルチポートレジスタファイルを提案する. 本時分割擬似マルチポートレジスタファイルでは, 必要とするハードウェア資源を抑えるために,ウェーブパイプラインを取り入れている. 提案する手法に基づき, VHDLを用いて設計したレジスタファイルのハードウェア量を従来のマルチポートレジスタファイルと比較し, その有効性について検討する
- 社団法人電子情報通信学会の論文
- 1997-03-25
著者
-
中村 維男
東北大学大学院情報科学研究科情報基礎科学専攻
-
中村 維男
東北大学大学院情報科学研究科
-
小林 広明
東北大学大学院情報科学研究科
-
小林 広明
東北大学情報シナジーセンター
-
大庭 信之
日本アイ・ビー・エム株式会社東京基礎研究所
-
佐々木 毅人
東北大学大学院情報科学研究科
-
小宮 崇博
日本サン・マイクロシステムズ株式会社
-
高野 光司
東北大学大学院情報科学研究科
-
大庭 信之
日本アイ・ビー・エム(株)
-
高野 光司
日本アイ・ビー・エム株式会社東京基礎研究所
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