高速省電力ウェーブパイプライン用評価テスト回路の開発
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概要
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The evaluation of wave-pipelined circuits is indispensable for further exploiting the speedup and power reduction of microprocessors. However, they are hard to measure by standard design method. Nor are general measurement equipments. We describe in this paper a test circuit of wave-pipelined circuits. The circuit designed at gatelevel can be applied for both FPGA and standard cell implementation of waved circuits. According to the gate-level simulation of by using 0.35-μ m CMOS technology, the test circuit can be applied for a wave-pipelined adder operating at 400MHz.
- 札幌学院大学の論文
- 2004-03-25
著者
-
中村 維男
東北大学大学院情報科学研究科情報基礎科学専攻
-
中村 維男
東北大学大学院情報科学研究科
-
深瀬 政秋
弘前大学理工学部
-
深瀬 政秋
弘前大学理学部情報科学科
-
佐藤 友暁
札幌学院大学社会情報学部
-
江川 隆輔
東北大学大学院情報科学研究科
-
深瀬 政秋
弘前大学
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