ウェーブパイプラインのための遅延調整手法に関する研究(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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ウェーブパイプラインにおける等遅延回路の設計には,組み合わせ論理回路内の全ての経路を対象として遅延調整を行う必要がある.このため設計が非常に困難であり,高精度かつ実用的な設計手法が求められている.これらの要求を満たすべく,本研究では遅延素子挿入,およびロジカル・エフォートを用いた組み合わせ論理回路の等遅延化手法を提案し,その有用性を評価する.
- 2008-02-29
著者
-
江川 隆輔
東北大学大学院情報科学研究科
-
後藤 源助
山形大学大学院理工学研究科情報科学専攻
-
後藤 源助
富士通研究所
-
後藤 源助
株式会社富士通研究所
-
多田 十兵衛
山形大学大学院理工学研究科情報科学専攻
-
佐野 啓一郎
山形大学
-
江川 隆輔
東北大学サイバーサイエンスセンター|JST CREST
-
多田 十兵衛
山形大学大学院理工学研究科
-
多田 十兵衛
山形大学理工学研究科
-
後藤 源助
山形大学理工学研究科
-
江川 隆輔
東北大学サイバーサイエンスセンター:jst Crest
-
多田 十兵衛
東北大学サイバーサイエンスセンター
-
江川 隆輔
東北大学
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