Reducing scheduling overheads in dynamically reconfigurable processors (VLSI設計技術)

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概要

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• M

• 2010-01-19

著者

• 藤田 昌宏

  東京大学大学院工学系研究科電子工学

• Masahiro Fujita

  VLSI Design and Education Center, the University of Tokyo

• 藤田 昌宏

  東京大学VDEC

• FUJITA Masahiro

  VLSI Design and Education Center (VDEC), The University of Tokyo

• Krishnamoorthy Ratna

  Department Of Electronics Engineering The University Of Tokyo

• 藤田 昌彦

  東京工業大学 大学院社会理工学研究科

• Fujita Masahiro

  Vlsi Design And Education Center The University Of Tokyo

• Varadarajan Keshavan

  CAD Lab, Supercomputing Education and Research Centre, Indian Institute of Science

• Alle Mythri

  CAD Lab, Supercomputing Education and Research Centre, Indian Institute of Science

• Narayan Ranjani

  Morphing Machines Pvt. Ltd., Entrepreneurship Center, Indian Institute of Science

• Nandy S

  CAD Lab, Supercomputing Education and Research Centre, Indian Institute of Science

• Nandy S

  Cad Lab Supercomputing Education And Research Centre Indian Institute Of Science

• Alle Mythri

  Cad Lab Supercomputing Education And Research Centre Indian Institute Of Science

• Narayan Ranjani

  Morphing Machines Pvt. Ltd. Entrepreneurship Center Indian Institute Of Science

• Varadarajan Keshavan

  Cad Lab Supercomputing Education And Research Centre Indian Institute Of Science

• Fujita Masahiro

  Vlsi Design And Education Center (vdec) The University Of Tokyo

• Fujita M

  Sony Corp.

• Fujita Masahiro

  Faculty Of Engineering University Of Tokyo

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