再構成デバイスMPLDへの組み合わせ回路マッピング手法の検討(高信頼化技術・設計技術)
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概要
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我々は,メモリとしても使うことのできる再構成型デバイスであるMPLDの研究開発を行っている.MPLDは主にメモリとLUT (Look Up Table)の双方として使用可能なMLUTを論理要素として導入し,その配置と配線を工夫することでFPGA (Field Programmable Gate Array)と同等以上の機能を実現できる可能性を持っている.しかし,MPLDに回路をマッピングする方法がFPGAとは異なる.そのため,MPLDを実用的に使用し,大規模な回路をマッピングするためのCADツールの開発が必要である.本稿ではまず従来FPGAのCADツール設計フローを調査し,それを参考にMPLDアーキテクチャに適したCADツールを採用するためのマッピング手法について検討した.そして,MPLDアーキテクチャ向けの,組み合わせ回路をマッピングできるCADツールをC言語で実装した.実装したCADツールを使って,組み合わせ回路をMPLDにマッピングすることができた
- 2008-09-18
著者
-
戸口 博昭
広島市立大学大学院情報科学研究科情報工学専攻
-
小田 裕太郎
広島市立大学大学院情報科学研究科情報工学専攻
-
平川 直樹
広島市立大学大学院情報科学研究科情報工学専攻
-
谷川 一哉
広島市立大学大学院情報科学研究科情報工学専攻
-
弘中 哲夫
広島市立大学大学院情報科学研究科情報工学専攻
-
佐藤 正幸
太陽誘電株式会社
-
弘中 哲夫
広島市立大学
-
谷川 一哉
広島市立大学大学院情報科学研究科
-
弘中 哲夫
広島市立大学大学院情報科学研究科
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