ディジットシリアル浮動小数点演算器を用いた高精度FFT回路の設計検討(一般セッションC 設計と実装)
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概要
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本稿では, 演算器ベースの再構成デバイスを目指し, 従来のパラレル浮動小数点演算器よりも集積度を高くすることのできるディジットシリアル浮動小数点演算器を提案する.ディジットシリアル浮動小数点演算器の初期評価として, 最もきびしい条件のディジット幅1としたディジットシリアル浮動小数点演算器を使ったFFT回路とパラレル浮動小数点演算器を使ったFFT回路を面積当たりのFlopsで比較した.1ビット幅ではパラレル浮動小数点演算器の方がよい性能であったが, ディジット幅を2以上にした場合にはディジットシリアル浮動小数点演算器の性能がよくなる可能性がある.
- 2005-11-30
著者
-
谷川 一哉
広島市立大学大学院情報科学研究科情報工学専攻
-
弘中 哲夫
広島市立大学大学院情報科学研究科情報工学専攻
-
鈴木 圭介
広島市立大学大学院情報科学研究科
-
浅生 宗隆
広島市立大学大学院情報科学研究科
-
窪田 昌史
広島市立大学情報科学部
-
窪田 昌史
広島市立大学
-
弘中 哲夫
広島市立大学
-
谷川 一哉
広島市立大学大学院情報科学研究科
-
弘中 哲夫
広島市立大学大学院情報科学研究科
-
弘中 哲夫
広島私立大学大学院情報科学研究科情報工学専攻
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