抵抗比型制御による新統合 BiCMOS インバータで駆動した高速ドミノ CMOS 全加算器(論理設計-3, システムオンシリコン設計技術並びにこれを活用した VLSI)

概要

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我々は、SOI基板上の部分空乏型CMOSインバータに対して新しい混成動作モードを提案し、その設計と回路シミュレーションを実施してきた[1]。このインバータでは、4端子のn{p}チャネルMOSFETが3端子のゲート端子を持つラティラルnpn{pnp}BJTを内存している。電流源として通常の基板接続のプルアップ或いはプルダウンのMOSFETを用いて、そのインバータのベース端子へ順方向電流を供給する。ここで、プルアップ或いはプルダウンのドレイン端子は対応するインバータのベース端子へ接続している。この混成モードの統合している新しいインバータを新統合BiCMOSインバータと名づけた。また、通常の基板接続の異なった抵抗比を持つ二つのCMOSインバータの出力信号を使って、プルアップ或いはプルダウンのゲート端子を制御する論理回路の仕組みを提案した。ここでは、統合BiCMOSの相補的MOSFETの電流能力がほぼ等しくなるように、チャネル幅がWp/Wn=2である場合を調べた。本稿では、逆に、二つの相補的BJTの電流能力をほぼ等しくした場合に、回路性能が如何に改善されるかを調べる。0.35μmCMOSプロセスの実測値に合わせたBSIM3v3と、電流増幅率β_F=100のBJTのモデル・パラメータを使用して回路シミュレーション実験を行う。負荷容量Cl=0.2361pFで電源電圧Vdd=1.0Vの場合、最終段の駆動でWp/Wn=1とした抵抗比型制御の統合BiCMOSインバータを使ったドミノCMOS全加算器は、ロジカル・エフォート[2]に基づいた3段CMOSインバータで駆動したスタティックCMOS全加算器に比べ、約64%高速で、約12%だけ高いエネルギーとなった。
社団法人電子情報通信学会の論文
2005-03-04

抵抗比型制御による新統合 BiCMOS インバータで駆動した高速ドミノ CMOS 全加算器(論理設計-3, システムオンシリコン設計技術並びにこれを活用した VLSI)

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