静的基板バイアス印加ドミノCMOS回路のスケーリング
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概要
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通常の電圧源線[V_<DD>, V_<SS>]に加え、新しい静的な基板バイアス線[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を印加して、V_<DD>を除いた他の3種類の分離された基板バイアスの各々に対応して、3種類の閾値電圧を持たせたCMOS回路のモデルを考案する。この[V_<DD>', V_<SS>']を印加することによって絶対値の高い閾値電圧を持つプルアップPMOSとプルダウンNMOSのトランジスタをその要とする回路構成法を提案する。これらのトランジスタのソース端子を電圧源線[V_<DD>, V_<SS>]の根元だけに直接接続することにより、この閾値電圧を制御してソース端子を流れる電流を劇的に減らすことができる。ここで、チャネル・ストッパーによる弱反転電流が無視でき、ドレイン接合容量が最小で、狭チャネル効果が無い、プルアップPMOS(プルダウンNMOSも同様)トランジスタのレイアウト構造を導き出す。最後に、最小エネルギー遅延積と弱反転層における急激なカットオフ特性の観点から、基板バイアス[V_<DD>', V_<SS>']を持ったCMOS回路のフル・スケーリング則を検討する。更に、極限を目指した低い電力を消費するCMOS回路の設計におけるガイドラインを確立する。
- 近畿大学の論文
- 2002-12-30
著者
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