静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計 : 連続可変なトランジスタ幅の組み合せ論理セル
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概要
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ソース端子が電圧源及び接地と接続する全てのプルアップ/プルダウン・トランジスタに静的な基板バイアスを印加したSSDCMOS (Statically Substrate-biased Domino CMOS)回路方式を提案した。この方式に基づき、配線RC負荷に応じて駆動インバータや他のトランジスタ寸法を決めるスーパーセルのレイアウト・アーキテクチャを提案している。本論文では、0.35μmプロセスの実測値に合わせたBSIM3v3モデル・パラメータを使った回路シミュレーションにより、高速化と低消費電力のバランスを意図して設計したAO124回路で、同等なスタティックCMOS回路に対して、面積と遅延時間及び消費電力を比較評価した。ソース端子で取り囲まれた長方形のトランジスタ幅がW=66λ(λ=0.175μm)の時、面積で57%、遅延時間で94%、消費電力で79%に削減した。
- 社団法人電子情報通信学会の論文
- 2001-03-01
著者
-
秋濃 俊郎
近畿大学生物理工学部
-
秋濃 俊郎
近畿大学生物理工学部電子システム情報工学科
-
高橋 博宜
近畿大学生物理工学部電子システム情報工学科
-
堺 芳信
近畿大学生物理工学部電子システム情報工学科
-
高橋 博宣
近畿大学生物理工学部電子システム情報工学科
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