静的基板バイアス印加ドミノCMOS回路における待機時電源切断
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概要
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通常の電源[V_<DD>V_<SS>]に加え、別に静的な基板バイアス[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を印加して、ソース端子が電源に直接接続する全てのプルアップ/プルダウン・トランジスタを高い閾値電圧(V_<TN>', V_<TP>')にしたCMOS回路[1, 2]を提案した。そこでは、V_<DD>を印加したnウェル基板、即ち、低い閾値電圧V_<TP>を持つPMOSトランジスタを使わないドミノCMOS回路で面積削減を試みた。本稿では、これらV_<TN>と(V_<TN>', V_<TP>')という三種類の閾値電圧のトランジスタを使って動作時にダイナミック消費電力を下げる一方、待機時には電源V_<DD>を切断してスタティック消費電力を事実上零とする回路方式を提案する。この方式では、nウェルの接合容量負荷が無い分だけ、動作時への切り替え速度は格段に早くなる。
- 社団法人電子情報通信学会の論文
- 2000-11-23
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