基板バイアス印加CMOS回路のエネルギー遅延積最小化スケーリング
スポンサーリンク
概要
- 論文の詳細を見る
通常の電源系である[V_<DD>, V_<SS>]の他に、新たな基板電源系[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を追加し、電気的に分離した4種類の基板バイアスで4値の閾値電圧を持たせたCMOS回路を考える。[V_<DD>, V_<SS>]の根元でソース端子が接続する全てのプルアップ / プルダウン・トランジスタに高い閾値電圧を持たせる回路方式[1]を提案し、そのスケーリング[2]を検討した。本稿では、0.35μm、0.25μm、0.18μmの各プロセスにおける縮小比率でV_<DD>を下げ、その比率の2乗でダイナミック消費電力を下げることを方針とする。速度飽和効果を正確に取り入れて線形及び飽和領域を一つの解析的な電流式で表すBandy-Winton MOSFETモデル式[3]を採用し、各プロセスの閾値電圧やエネルギー遅延積及びスタティック消費電力を定量的に再計算する。
- 社団法人電子情報通信学会の論文
- 2000-03-03
著者
関連論文
- 0.18μm SOI型CMOSプロセスに基づく高速且つ低エネルギーの横型統合CBiCMOSバッファ回路(低消費電力設計,信号処理,LSI,及び一般)
- 高耐圧1.2-μmCMOSプロセスを用いた超高速ビデオカメラ用CCD電源チップの設計(低消費電力設計,信号処理,LSI,及び一般)
- CCDクロック当り最大5nFの負荷容量を駆動する横型統合CBiCMOSバッファ回路(信号処理,LSI,及び一般)
- 非対称LDDを用いた高耐圧SOI-CMOSプロセスにおけるMOSFET・横型BJT並列動作特性の実測評価(信号処理,LSI及び一般)
- シミュレーテッド・アニーリング法に基づいた大規模ブロックにおける標準セルの最適概略配置
- 回路シミュレーションの立上げと物理設計CADの実用化(プロセス・デバイス・回路シミュレーション及び一般)
- 速度飽和効果に基づくCMOSインバータの解析的な遅延モデル式(システムオンシリコン設計技術並びにこれを活用したVLSI)
- シミュレーテッド・アニーリング法を用いたセル概略配置の座標精度に関する検討(信号処理,LSI,及び一般)
- シミュレーテッド・アニーリング法を用いたセル概略配置の座標精度に関する検討(信号処理, LSI, 及び一般)
- 連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造とダイナミックCMOS組み合わせ論理セルへの適用
- 連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造とスタティックCMOS組み合わせ論理回路への適用
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル
- スーパーセルにおける配置コスト関数のモデル化
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計 : 連続可変なトランジスタ幅の組み合せ論理セル
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計I : トランジスタ寸法連続可変なセル・レイアウト・アーキテクチャ
- 静的基板バイアス印加ドミノCMOS回路における待機時電源切断
- 基板バイアス印加CMOS回路のエネルギー遅延積最小化スケーリング
- 基板バイアス印加ドミノCMOS回路設計I : BSIM3v3モデルに基づく回路シミュレーション
- 基盤バイアス印加CMOS回路のエネルギー遅延積最小化スケーリング
- 基盤バイアス印加ドミノCMOS回路設計I : BSIM3v3モデルに基づく回路シミュレーション
- 基板バイアス印加時のスケーリング則
- 2電源系統ダイナミックCMOSセルの回路とレイアウトの最適化I : ドミノCMOS「準スタンダード・セル」レイアウト
- DAC'98の動向 : Physical Designを中心として
- 相転移温度を利用した配置改善の一手法
- フラクタル次元を利用したVLSIレイアウト向きクラスタリング手法
- DAC'98の動向 : Physical Designを中心として
- DAC'98の動向 : Physical Designを中心として
- ラティラル統合C-BiCMOSバッファ駆動のCMOSクロック生成回路 (アナログ要素回路)
- 抵抗比型制御による統合CBiCMOSインバータの高速駆動(回路技術, 信号処理, LSI, 及び一般)
- 静的基板バイアス印加ドミノCMOS回路のスケーリング
- 非対称LDDを用いた高耐圧SOI-CMOSプロセスにおけるMOSFET・横型BJT並列動作特性の実測評価(信号処理,LSI及び一般)
- 非対称LDDを用いた高耐圧SOI-CMOSプロセスにおけるMOSFET・横型BJT並列動作特性の実測評価(信号処理,LSI及び一般)
- 0.18μm SOI型CMOSプロセスに基づく高速且つ低エネルギーの横型統合CBiCMOSバッファ回路(低消費電力設計,信号処理,LSI,及び一般)
- 高耐圧1.2-μmCMOSプロセスを用いた超高速ビデオカメラ用CCD電源チップの設計(低消費電力設計,信号処理,LSI,及び一般)
- 0.18μm SOI型CMOSプロセスに基づく高速且つ低エネルギーの横型統合CBiCMOSバッファ回路(低消費電力設計,信号処理,LSI,及び一般)
- 高耐圧1.2-μmCMOSプロセスを用いた超高速ビデオカメラ用CCD電源チップの設計(低消費電力設計,信号処理,LSI,及び一般)
- CCDクロック当り最大5nFの負荷容量を駆動する横型統合CBiCMOSバッファ回路(信号処理,LSI,及び一般)
- CCDクロック当り最大5nFの負荷容量を駆動する横型統合CBiCMOSバッファ回路(信号処理,LSI,及び一般)
- シミュレーテッド・アニーリング法を用いたセル概略配置の座標精度に関する検討(信号処理, LSI, 及び一般)
- 内存ラティラル・バイポーラ・トランジスタの駆動力を用いたCMOS/SOIインバータの回路シミュレーション-I(信号処理,LSI,及び一般)
- 内存ラティラル・バイポーラ・トランジスタの駆動力を用いたCMOS/SOIインバータの回路シミュレーション-I(信号処理, LSI, 及び一般)
- 内存ラティラル・バイポーラ・トランジスタの駆動力を用いたCMOS/SOIインバータの回路シミュレーション-I(信号処理, LSI, 及び一般)
- 回路シミュレーションの立上げと物理設計CADの実用化(プロセス・デバイス・回路シミュレーション及び一般)
- 速度飽和効果に基づくCMOSインバータの解析的な遅延モデル式(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造とダイナミックCMOS組み合わせ論理セルへの適用
- 連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造とスタティックCMOS組み合わせ論理回路への適用
- 連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造とダイナミックCMOS組み合わせ論理セルへの適用
- 連続可変な駆動能力を実現するフレキシブル・セルのレイアウト構造とスタティックCMOS組み合わせ論理回路への適用
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル
- スーパーセルにおける配置コスト関数のモデル化
- スーパーセルにおける配置コスト関数のモデル化
- 抵抗比型制御による新統合 BiCMOS インバータで駆動した高速ドミノ CMOS 全加算器(論理設計-3, システムオンシリコン設計技術並びにこれを活用した VLSI)
- 抵抗比型制御による新統合 BiCMOS インバータで駆動した高速ドミノ CMOS 全加算器(論理設計-3, システムオンシリコン設計技術並びにこれを活用した VLSI)
- 内存ラティラル・バイポーラ・トランジスタの駆動力を用いたCMOS/SOIインバータの回路シミュレーション-II(信号処理,LSI,及び一般)
- 内存ラティラル・バイポーラ・トランジスタの駆動力を用いたCMOS/SOIインパークの回路シミュレーション-II(信号処理, LSI, 及び一般)
- 内存ラティラル・バイポーラ・トランジスタの駆動力を用いたCMOS/SOIインパークの回路シミュレーション-II(信号処理, LSI, 及び一般)
- 抵抗比型制御による統合CBiCMOSインバータの高速駆動(回路技術, 信号処理, LSI, 及び一般)
- 抵抗比型制御による統合CBiCMOSインバータの高速駆動(回路技術, 信号処理, LSI, 及び一般)
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計 : 連続可変なトランジスタ幅の組み合せ論理セル
- 静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計I : トランジスタ寸法連続可変なセル・レイアウト・アーキテクチャ
- A-1-31 非対称LDD構造の高耐圧SOI-CMOSプロセスに基づいた統合CBiCMOS回路方式のレベルシフター(A-1.回路とシステム,一般セッション)
- 相転移温度を利用した配置改善の一手法
- 相転移温度を利用した配置改善の一手法
- 基板バイアス印加時のスケーリング則
- 基板バイアス印加時のスケーリング則
- 静的基板バイアス印加ドミノCMOS回路における待機時電源切断
- 静的基板バイアス印加ドミノCMOS回路における待機時電源切断
- 2電源系統ダイナミックCMOSセルの回路とレイアウトの最適化I : ドミノCMOS「準スタンダード・セル」レイアウト
- 2電源系統ダイナミックCMOSセルの回路とレイアウトの最適化I : ドミノCMOS「準スタンダード・セル」レイアウト