静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル

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概要

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静的な基板バイアスを印加して、ソース端子が電圧源及び接地に直接接続する全てのプルアップ/プルダウン・トランジスタを高い闘値電圧にし、低い闘値電圧のNMOSのみを使用し同PMOSは使わない、ドミノCMOS回路を提案した[1, 2, 3]。また、早いタイミング収束を達成するため、配線RC負荷に応じて連続的に変わり得るそのドミノCMOSのスーパーセル・レイアウト構造を提案した[4, 5, 6]。更に、典型的な標準セルとしてAO23(2入力ANDが3並列OR)セルを取り上げ、そのレイアウト構造を再検討し、遅延モデルを再構築した[7]。本稿では、0.35μmプロセスでBSIM3v3モデルによる回路シミュレーション実験により、トランジスタ幅と配線RC負荷及びファンアウト容量負荷の3つの指標を独立変数としたスーパーセルの消費電力モデルを確立する。
社団法人電子情報通信学会の論文
2001-11-23

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