シミュレーテッド・アニーリング法を用いたセル概略配置の座標精度に関する検討(信号処理, LSI, 及び一般)
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概要
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スタンダード・セル方式の大規模集積回路のセル配置処理は、概略配置と詳細配置から構成される。概略配置では、セルの大まかな位置が決められ、詳細配置へも重要な影響を与える。しかしその座標精度について、われわれの知る限り議論されていない。そこでわれわれは、概略配置において、シミュレーテッド・アニーリング法を用いた総配線長のコスト関数による最適化過程の中で、その座標制度を配置スロット幅として規定した。12,000〜69,000個のセル数を持つ8種のベンチマーク回路を用いた詳細なコンピュータ実験を行なって最終解を求めた。その結果、約2.5個×平均セル幅のスロット幅において、総配線長が最小になることを見出したのでここに報告する。シミュレーテッド・アニーリング法の温度冷却スケジュールを0.92から0.97まで調べたが、この最適なスロット幅と最終コストはほぼ変わらない。本報告では、以上の実験結果と、その最適なスロット幅とセル横幅による最終解への影響について論ずる。
- 社団法人電子情報通信学会の論文
- 2003-06-19
著者
-
秋濃 俊郎
近畿大学生物理工学部電子システム情報工学科
-
秋濃 俊郎
近畿大学大学院生物理工学研究科
-
豊永 昌彦
Department of Information Science, Faculty of Science, Kochi University
-
中谷 友樹
近畿大学大学院生物理工学研究科電子システム情報工学専攻
-
豊永 昌彦
高知大学理学部数理情報科学科
-
中谷 友樹
Program In Electronic System And Information Engineering The Graduate School Of Biology-oriented Sci
-
豊永 昌彦
Department Of Information Science Faculty Of Science Kochi University
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