静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計I : トランジスタ寸法連続可変なセル・レイアウト・アーキテクチャ
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概要
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通常の電源[V_<DD>, V_<SS>]に加え、別に静的な基板バイアス[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を印加し、ソース端子が電源に直接接続する全てのプルアップ/プルダウン・トランジスタを高い閾値電圧(V_<TN> ', V_<TP> ')にし、V_<DD>を印加したnウエル基板、即ち、低い閾値電圧V_<TP>を持つPMOSトランジスタを使わないドミノCMOS回路で、その面積と遅延時間の削減を試みた[1, 2]。本稿ではこの回路方式に基づき、配線RC負荷に応じて駆動インバータや他のトランジスタ寸法を決めるスーパーセルのレイアウト・アーキテクチャを提案する。この提案に基づくインバータとAOI24で、0.35μmのBSIM3v3モデルを使った回路シミュレーションにより、それらの面積と遅延時間及び消費電力をスタティックCMOS回路と比較評価した。
- 社団法人電子情報通信学会の論文
- 2001-01-05
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