時間制約付き制御フローグラフの弱双模倣等価性検証およびWebセキュリティ検査への応用(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
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概要
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近年、実時間制約を伴うハードウェア・ソフトウェアプログラムの効率的な開発手法が求められている。プログラム開発においては、プロファイラを用いた分岐構造の変更などが行われるが、そのような場合においても、入出力など外部観測点の間に指定された実時間制約が保存されていることを検証したい。そのような検証には、Global Timed Bisimulationの検証が有用である。本論文では、実時間制約が与えられたプログラムから制御構造と時間制約を抽出したモデルである、Timed CFG(Control Flow Graph)のGlobal Timed Bisimulation等価性検証を、時間強双模倣等価性検証に帰着して行う手法を提案する。WebブラウザのTiming Attackに対する脆弱性検証への応用例も示す。
- 2003-11-21
著者
-
東野 輝夫
大阪大学大学院情報科学研究科
-
谷本 匡亮
大阪大学大学院情報科学研究科
-
中田 明夫
大阪大学大学院情報科学研究科
-
東野 輝夫
大阪大学大学院情報科学研究科|独立行政法人科学技術振興機構 Crest
-
佐々木 俊
大阪大学大学院情報科学研究科
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