PLAの並列分解について

概要

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本報告では, PLAの出力を分割することにより, 大規模PLAをいくつかの適当な大きさのPLAに分解する方法(並列分解)について述べる.ここでは, PLAの遅延時間が績項数に比例すると仮定し, 遅延時間を最小にするような並列分解を考える.一般に, 最適な並列分解を求めるには非常に時間がかかる.そこで, 準最適解を会話的に求めるためのツールPDECを作成した.このツールでは, アレイのパターンにより出力を分割し, さらに論理的な最適化を行っている.このため, アレイパターンのみを考慮した従来の並列分解法に比べ, より最適に近い解を得ることができる.さらに, 元のPLAが最小でORアレイの接続が疎な場合には, 最適な並列分解が容易に求まる事を示す.PDECにより多数の算術用・制御用PLAを分解した.その結果, 制御回路の例では, 遅延時間を平均35%削除でき, アレイ面積も平均6%削減できた.また, 人手による分解よりも良い結果を, PDECにより得られた.
一般社団法人情報処理学会の論文
2001-09-27