2コアプロセッサL1キャッシュ構成の正確で高速なシミュレーション手法
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概要
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近年,複数のコアをもつ組込みプロセッサが増えている.アプリケーションが限定される組込みシステムでは,速度や電力,面積の点で最適なキャッシュメモリが存在する.限定されたアプリケーションに対して複数のキャッシュ構成それぞれで動作シミュレーションを行うことで,キャッシュメモリ設計時に最適なキャッシュ構成を判定できる.マルチコアキャッシュ構成のシミュレーションは複雑になりシングルコアキャッシュ構成のシミュレーションよりも時間がかかってしまう.シングルコアプロセッサのキャッシュ構成ではシミュレーションの高速化手法が研究されているが,マルチコアプロセッサのキャッシュ構成ではシミュレーション高速化手法の研究は進んでいない.本稿では 2 コアプロセッサ L1 キャッシュのキャッシュ構成シミュレーションの高速化手法を提案する.マルチコアプロセッサではキャッシュコヒーレンシプロトコルがあり,複数の似たキャッシュ構成であっても内部状態が異なる場合が多い.そこでキャッシュコヒーレンシプロトコルの状態遷移とキャッシュ連想度に関する性質を利用することで 1 つのデータ構造で連想度の異なる複数のキャッシュ構成を表現する手法を提案する.複数のキャッシュ構成を 1 つのデータ構造で表し探索や更新の範囲を少なくすることで,シミュレーションの高速化を図る.
- 2012-02-24
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
坂田 雅雄
早稲田大学院基幹理工学研究科情報理工学専攻
-
戸川 望
早稲田大学院基幹理工学研究科情報理工学専攻
-
柳澤 政生
早稲田大学理工学研究科
-
柳澤 政生
早稲田大
-
戸川 望
早稲田大学理工学部電子通信学科
-
多和田 雅師
早稲田大学大学院基幹理工学研究科情報理工学専攻
-
柳澤 政生
早大
-
柳澤 政生
早稲田大学
-
多和田 雅師
早稲田大学大学院
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