2階層キャッシュメモリにおけるシミュレーションべースのバス幅最適化手法(システム設計,デザインガイア2009-VLSI設計の新しい大地)
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概要
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本稿では組み込みアプリケーションを対象とし,2階層キャッシュメモリにおけるバス幅とキャッシュ構成のシミュレーションべースの最適化手法を提案する.まず,キャッシュのヒット/ミス判定とバス幅の最適化を独立して考えることができることを示す.キャッシュのヒット/ミス判定はCRCB手法を適用することで効率的に探索する.バス幅の最適化はキャッシュとバスの持つ性質を利用することで効率的な探索を可能とする.本手法の評価として,総メモリアクセス時間最小または総消費エネルギー最小となるようなキャッシュ・バス構成を探索するシステムを構築し,単純な全探索と比較して最大で835.91倍高速化した.
- 社団法人電子情報通信学会の論文
- 2009-11-25
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
坂田 雅雄
早稲田大学院基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学院基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
戸川 望
早稲田大学院基幹理工学研究科情報理工学専攻
-
柳澤 政生
早稲田大学理工学研究科
-
大附 辰夫
北九州市立大学国際環境工学部情報メディア工学科早稲田大学理工学総合研究センター
-
渡辺 信太
早稲田大学大学院基幹理工学研究科情報理工学専攻
-
柳澤 政生
早稲田大学
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