一般化レジスタ分散アーキテクチャを対象とした高位合成手法とその評価(システム設計とその最適化I,システム設計及び一般)
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概要
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半導体微細化に伴い,配線遅延はゲート遅延と比較し相対的に増加しており,高位合成の段階においても配置・配線を考慮することが望まれる.本稿では,レジスタ・演算器間,制御回路・演算器間の配線遅延に着目した一般化レジスタ分散型アーキテクチャを対象とした高位合成手法を提案する.対象アーキテクチャは配線遅延がボトルネックとなる演算器に専用のレジスタ・制御回路を付加することにより,回路性能の向上し,それ以外の演算器はレジスタ・制御回路を共有することにより,面積を削減可能となる.本手法はレジスタ・制御回路の構成を入力アプリケーションと制約から配置・配線情報をフィードバックする高位合成フロー中に自動的に決定される.計算機実験により,提案手法は従来の配置・配線を考慮した高位合成手法と比較し,4.9%の性能向上,10.0%の面積削減を達成した.
- 2010-05-12
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
坂田 雅雄
早稲田大学院基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学院基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
戸川 望
早稲田大学院基幹理工学研究科情報理工学専攻
-
大智 輝
早稲田大学大学院基幹理工学研究科情報理工学専攻
-
柳澤 政生
早稲田大学理工学研究科
-
柳澤 政生
早稲田大
-
大附 辰夫
北九州市立大学国際環境工学部情報メディア工学科早稲田大学理工学総合研究センター
-
柳澤 政生
早稲田大学
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