ディジタル信号処理向けプロセッサの自動合成システムにおける並列化コンパイラ
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概要
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本稿では, ディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システムにおける並列化コンパイラを提案する.並列化コンパイラは, C言語で書かれたディジタル信号処理アプリケーションプログラムから, 対象とするプロセッサアーキテクチャで想定される全てのハードウェアユニットが利用可能であると仮定することにより, 必要なハードウェアユニットや並列性を抽出する.コンパイルテンプレートにより, ハードウェアループやアドレッシングユニット等のディジタル信号処理プロセッサ特有のハードウェアユニットを抽出する.これらにより, プロセッサアーキテクチャのリソースを最大限に利用する実行クロックサイクル数最小のアセンブラコード生成を実現する.計算機実験により, いくつかの既存マイクロプロセッサおよびコンパイラと比較した結果を報告する.
- 社団法人電子情報通信学会の論文
- 1998-03-05
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
川崎 隆志
早稲田大学理工学部電子・情報通信学科
-
川崎 隆志
早稲田大学大学院理工学研究科電子・情報通信学専攻
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