H.264/AVC符号化向けDSPにおける動き予測演算器の設計(信号処理,LSI,及び一般)
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概要
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H.264/AVCは高い符号化効率を実現する反面,符号化に必要な処理量が多い問題点があり,その90%以上は動き予測処理が占めている.符号化効率を向上させるために導入された複数参照フレーム,可変ブロックサイズ,1/4画素精度動き補償がその主因である.これを高速化させるため,複数参照フレーム,可変ブロックサイズに対応した整数精度動き予測処理アーキテクチャが提案されている.しかし,これらのアーキテクチャは探索場所の移動において変則的なメモリアクセスを要し,メモリバンド幅が制限されるDSP組み込み等の用途では性能向上が難しい.本稿では,この問題に対応するため,画素サブサンプリング手法を用いたDSP組み込み整数精度動き予測処理アーキテクチャを提案する.画素サブサンプリングは演算に用いる画素を間引くことにより,一般的にハードウェア量削減に用いられる.提案アーキテクチャではサブサンプリングパターンを一般的なチェスボード状から縦縞状に変更することにより,演算器のデータ読み込みサイクルを削減し動き予測処理の高速化を可能とする.提案するアーキテクチャは200MHzで動作させた場合,CIF画像の予測処理を86.5fpsで実行可能である.
- 2006-06-16
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
小原 俊逸
早稲田大学理工学部コンピュータ・ネットワーク工学科
-
高橋 豊和
早稲田大学理工学部コンピュータ・ネットワーク工学科
-
小原 俊逸
早稲田大学理工学研究科情報・ネットワーク専攻
-
柳澤 政生
早稲田大学
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