AESにおける合成体SubBytes向けパワーマスキング乗算回路の設計(消費電力2,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
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概要
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共通鍵暗号規格の一つであるAESは主な利用方法の一つとしてICチップ等の組込み機器上での使用が挙げられる.第三者に対して共通鍵は知られてはならないが,暗号処理演算中に発する物理量を測定,解析して共通鍵を解読する攻撃法(サイドチャネルアタック)が考案されその危険性が指摘されている.中でも電力差分解析攻撃(DPA)は最も現実的かつ有力な攻撃方法として知られており,今後の攻撃手法として脅威になると予想されている.本稿では,AESの主な利用方法であるICチップ等の組込み機器上での使用を想定し,合成体理論を用いたAESのSubBytes処理回路に着目した.同一の演算に対してランダムに消費電力が返される拡大体演算回路を新たに提案し合成体SubBytes処理回路に対して適用することで,モジュールレベルでの合成体SubBytes回路に特化した小面積指向耐DPA設計をした.提案手法の実装をして評価及び結果を報告する.
- 社団法人電子情報通信学会の論文
- 2007-11-14
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
奈良 竜太
早稲田大学大学院基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
奈良 竜太
早稲田大学基幹理工学部情報理工学科
-
奈良 竜太
早稲田大学理工学部コンピュータ・ネットワーク工学科
-
川畑 伸幸
早稲田大学大学院基幹理工学研究科情報理工学専攻
-
柳澤 政生
早稲田大学
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