演算結果再利用による高信頼かつ低消費電力なプロセッサに関する検討(集積回路技術とアーキテクチャ技術の協調・融合へ向けた,プロセッサ,並列処理,システムLSIアーキテクチャ及び一般)
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概要
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プロセッサにおけるソフトエラー耐性の低下が問題になっている.ソフトエラーとは,雑音が原因で回路が一時的に誤動作する現象である.信頼性を向上させるため,メモリではパリティやECC等の誤り検出/訂正コードが用いられる.しかしながら,組合せ回路にこのような誤り検出/訂正コードを加えることは難しく,多くの場合はプログラム実行を多重化(複数回実行)することでエラー検出を可能にしている.本研究では,演算結果の再利用に基づく高信頼かつ低消費エネルギーなプロセッサアーキテクチャを検討する.本手法ではプログラム中の同一命令の演算結果を演算結果再利用テーブルに保持しておき,それを再利用する.演算結果再利用テーブルはECCで保護するため,各命令の実行を多重化することなく高い信頼性を実現できる.これにより,信頼性の向上に伴う消費エネルギー・オーバーヘッドを削減する.定量的評価を行った結果,従来の多重化に基づく方式では,多重度2のとき100%であった消費エネルギー・オーバーヘッドを6.3%に削減することができた.
- 2006-06-01
著者
-
村上 和彰
九州大学:戦略的創造研究推進事業
-
村上 和彰
九州大学 情報基盤センター
-
井上 弘士
九州大学 大学院システム情報科学研究科 情報工学専攻
-
橋口 陽祐
九州大学 大学院システム情報科学府 情報理学専攻
-
村上 和彰
九州大学 システム情報科学府
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