1Tb/s 3Wチップ間誘導結合クロックデータトランシーバ(VLSI一般(ISSCC2006特集))
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概要
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1Tb/s 3Wチップ間トランシーバを開発した.1GHzのクロックおよび1チャネルあたり1Gb/sのデータを誘導結合を介して伝送する.1024チャネルのデータ送受信器を30μmピッチで配列した.0.18μm CMOSで製造したトランシーバチップの総レイアウト面積は2mm^2,チップ厚は10μmである.4相TDMAによりクロストークを削減し,BERは10^<-13>以下の通信ができる.バイフェーズ変調によりデータ送受信器のノイズ耐性を高めて,低消費電力化した.これは,「Cellプロセッサ」に採用されたRambus社のチップ間インタフェース技術「FlexIO」[1]と比べて,3.3倍高速で,1/2の電力で,1/7のエネルギーで,およそ1/4の面積である.我々の一連の研究成果[2-4]は,3年連続してISSCCの将来技術(Technology Directions)のセッションに採択された.
- 社団法人電子情報通信学会の論文
- 2006-05-18
著者
-
黒田 忠広
慶應義塾大学
-
桜井 貴康
東京大学
-
桜井 貴康
東京大学生産技術研究所
-
深石 宗生
日本電気株式会社
-
深石 宗生
日本電気株式会社シリコンシステム研究所
-
田子 雅基
日本電気株式会社
-
桜井 貴康
Institute Of Industrial Science University Of Tokyo
-
黒田 忠広
慶応義塾大学
-
三浦 典之
慶應義塾大学
-
新津 葵一
慶應義塾大学
-
新津 葵一
慶応大学理工学部
-
中川 源洋
日本電気株式会社
-
井上 眞梨
慶應義塾大学
-
溝口 大介
慶應義塾大学
-
中川 源洋
日本電気株式会社:慶應義塾大学
-
三浦 典之
慶應義塾大学理工学部電子工学科黒田研究室
-
三浦 典之
慶應義塾大学理工学部電子工学科
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