2Gb/s 1.8pJ/b/chip 128NAND フラッシュメモリチップ積層用誘導結合インタフェース(非接触メモリインターフェース,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
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概要
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チップ128枚螺旋階段積層を用いて積層した。コントローラは8枚チップを貫通してリレー伝送し所望のメモリチップにアクセスする。大きなコイルはメモリコア上に斜めに配置されエリアペナルティはない。消費エネルギーを従来の33%の1.8pJ/b/chipに削減した。
- 2010-04-15
著者
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