TDC一体型DLLを用いた高速ロック・低消費電力完全デジタルCDR回路(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
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概要
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本研究ではNRZ信号のみならず,パルスベースの通信にも利用することのできるTDC一体型DLLを用いた完全デジタルCDRを提案する.TDC一体型CDRはTDCとDLLでディレイラインを共有することにより小面積と低電力,それに高速なロック時間を実現している.提案するCDRは1周期の波形を評価することでクロックを再生し,パルスベースの信号からエッジを検出することも可能である.ロック時間は8クロックサイクル以内であり,消費電力は電源電圧0.7V,1Gbps通信時に1.26mW/Gbpsである.電源電圧1V,2.3Gbps通信時のrmsジッタとppジッタはそれぞれ5.44psと37.4psである.面積は0.0297mm^2である.
- 2013-06-27
著者
-
黒田 忠広
慶應義塾大学
-
小平 薫
慶應義塾大学理工学研究科
-
黒田 忠広
慶應義塾大学理工学研究科
-
尹 元柱
慶應義塾大学理工学部電子工学科
-
浦野 雄貴
慶應義塾大学理工学研究科
-
徐 照男
慶應義塾大学理工学研究科
-
石黒 仁揮
慶應義塾大学
-
尹 元柱
慶應義塾大学理工学研究科
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