FPGAの論理ブロックの端子割当問題の定式化と2段階離散最適化法の提案
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概要
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本論文では, FPGAにおける配線工程の最適化を目的とした論理ブロックの端子割当問題の定式化と, 本問題に対する2段階離散最適化法の提案を行う.FPGAの論理ブロックの端子割当問題とは, FPGAの構造と論理ブロックに配置される各部分回路の入出力間配線要求(ネット)が与えられたときに, 配線工程での配線長下限の最小化を目的として, 各ネットに対する論理ブロックの入出力端子割当を行う問題である.FPGAにおける配線長の最小化は, 回路実装面積や信号伝搬遅延などの回路実装コストの低減に非常に重要である.そのためには, 従来注目されてきた回路分割, 論理ブロック配置, 配線の各工程での最適化に加え, 各論理ブロックでの端子割当の最適化が不可欠となる.本問題に対する提案解法では, まずグリーディ割当法によりある程度の質を有する初期解を短時間の内に求め, 次にランダム最適化法により解を漸次改善することで解の質の向上を図る.4,800種類のランダム例題に対するシミュレーションにより, 提案解法の解探索能力の検証を行う.また, 9種類のMCNC例題に対する配線工程を含めたシミュレーションにより, 本問題の重要性並びに本解法の有効性を示す.
- 社団法人電子情報通信学会の論文
- 2000-08-25
著者
-
東野 輝夫
大阪大学大学院情報科学研究科
-
船曵 信生
大阪大学大学院基礎工学研究科情報数理系専攻
-
東野 輝夫
大阪大学大学院情報科学研究科|独立行政法人科学技術振興機構 Crest
-
池永 勝芳
松下通信工業株式会社
-
江川 晋爾
大阪大学大学院基礎工学研究科情報数理系専攻
-
東野 輝夫
大阪大学大学院情報学研究科
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