LDD構造CMOSFETにおける(高ドープ/低ドープ)・ドレイン解析用テスト構造(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
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概要
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LDD構造CMOSFETの(高ドープ/低ドープ)・ドレインの電気的特性を分離して解析するために, 種々のゲート間隔Sを有するドレイン抵抗測定用テスト構造を設計・試作した.ドレイン抵抗の逆数R^<-1>対S特性から, 高ドープ領域に対応する高伝導領域のシート抵抗ρ_Hと低ドープ領域(LDD領域)に対応する低伝導領域の幅W_<LC>が測定可能である.また, R^<-1>対S特性は0.3μm以下の狭いS領域で不安定な抵抗変動を示した.これは本試作プロセスの縮小限界S_<min>に対応し, 種々のマイクロローディング効果が影響していると思われる.
- 社団法人電子情報通信学会の論文
- 2005-08-11
著者
-
松田 敏弘
富山県立大学
-
岩田 栄之
富山県立大学
-
大曽根 隆志
岡山県立大学
-
森下 賢幸
岡山県立大学 情報工学部
-
小椋 清孝
岡山県立大学 情報工学部
-
岡田 和彦
岡山県立大学情報工学部
-
大曽根 隆志
富山県立大学工学部電子情報工学科
-
森下 賢幸
岡山県立大学情報工学部
-
大曽根 隆志
富山県立大学
-
大曽根 隆志
岡山県立大学情報工学部
-
小椋 清孝
岡山県立大学情報工学部
-
森下 賢幸
岡山県大 情報工
-
森下 賢幸
岡山県立大学
-
小椋 清孝
岡山県立大学
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