C-012 粗粒度動的再構成回路上へのCPU再構成面の実装(ハードウェア・アーキテクチャ,一般論文)
スポンサーリンク
概要
著者
関連論文
-
CMOSFETのチャネル幅方向の信頼性を分離して評価するためのテスト構造(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
-
CMOSFETのチャネル幅方向の信頼性を分離して評価するためのテスト構造(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
-
LDD構造CMOSFETにおける(高ドープ/低ドープ)・ドレイン解析用テスト構造(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
-
LDD構造CMOSFETにおける(高ドープ/低ドープ)・ドレイン解析用テスト構造(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
-
大規模FPGAを用いた動的再構成可能な並列プロセッサの設計
-
1A-1 動的再構成型可変長復号回路の高性能化に関する研究(計算機アーキテクチャ,一般セッション,アーキテクチャ,情報処理学会創立50周年記念)
-
C-031 特定用途向け動的再構成回路の演算器精度最適化に関する研究(ハードウェア・アーキテクチャ,一般論文)
-
C-012 粗粒度動的再構成回路上へのCPU再構成面の実装(ハードウェア・アーキテクチャ,一般論文)
-
D-18-3 動的再構成可能型MP3復号回路における再構成演算部の階層構造の決定(D-18.リコンフィギャラブルシステム,一般講演)
-
C-005 特定用途向け再構成型回路生成ツールによるMP3復号回路の実装(C分野:アーキテクチャ・ハードウェア)
-
D-18-2 特定用途向け再構成型回路生成ツールの開発(D-18. リコンフィギャラブルシステム, 情報・システム1)
-
セルアレイ構造の逆量子化処理における性能評価
-
C-12-5 動的再構成可能な汎用プロセッサ DRCAP2-SEAL の開発-C コンパイラ
-
ブロックアーキテクチャに基づく動的再構成可能なMPEGプロセッサ(システムオンシリコン設計技術並びにこれを活用したVLSI)
-
ブロックアーキテクチャに基づく動的再構成可能なMPEGプロセッサ(システムオンシリコン設計技術並びにこれを活用したVLSI)
-
C-12-13 動的再構成可能なプロセッサを用いた3Dアクセレータの開発
-
C-12-12 動的再構成可能なセルアレイ型MPEGプロセッサのアーキテクチャ
-
C-12-32 再構成可能なプロセッサのニューラルネットワークへの応用
-
C-12-31 FPGAを用いた再構成可能な演算器とメモリの試作
-
再構成可能な並列プロセッサの命令セット
-
再構成可能な並列プロセッサにおける条件分岐制御の設計
-
再構成可能な並列プロッセッサの構成要素の試作
-
再構成可能な並列プロセッサのアーキテクチャの一設計
-
PCAニューロプロセッサの高速転送内部バスの構成
-
情報処理演習におけるペーパーレス化の試み
-
アナログ回路方式によるニューラルネットワークのハードウェア化
-
情報処理演習・情報通信工学実験のための教育用計算機システムの構築と運用
-
D-18-2 動的再構成回路DRoMPA2.0への時分割実行モードの実装(D-18.リコンフィギャラブルシステム,一般セッション)
-
D-18-3 DRCAP2用プロセッサシミュレータの開発(D-18.リコンフィギャラブルシステム,一般セッション)
-
動的再構成可能なセルア***ロセッサDRCAP2の開発
-
3-8 多数の比較器を用いた可変長復号回路の設計自動化(第3部門符号化・復号化)
-
3-4 符号出現確率に応じて復号構成が動的に変化する可変長復号回路(第3部門 メディア処理1)
-
14-6 動的再構成型可変長復号回路の効率利用を目的としたMPEG-2 DCT係数の可変長符号の分布解析(第14部門 コンピュータビジョン・符号化)
-
C-010 動的再構成回路DRoMPA2.0の時分割実行モードを用いたアプリケーション実装評価(リコンフィギャラブルシステムと応用,C分野:ハードウェア・アーキテクチャ)
もっと見る
閉じる
スポンサーリンク