1GビットDRAM用極薄Ta_2O_5膜形成技術
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概要
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TiN, Ta_2O_5/W構造を用いることにより1.6nm極薄Ta_2O_5膜が形成でき、この膜をHSG容量部へ適用した場合、0.6μmスタック高さで0.24μm^2微細セル面積において30fFの容量値が確保できることが確認された。さらに、酸素プラズマアニールを用いることにより、Ta_2O_5膜の大幅なリーク電流特性の改善ができた。以上の結果から、この極薄Ta_2O_5膜が、1GビットDRAM用容量部形成として有望な技術であると言える。
- 社団法人電子情報通信学会の論文
- 1994-05-26
著者
-
神山 聡
日本電気ULSIデバイス開発研究所
-
鈴木 博
日本電気ULSIデバイス開発研究所
-
渡辺 啓仁
日本電気ULSIデバイス開発研究所
-
鈴木 博
日本電気
-
小野 春彦
日本電気(株)基礎研究所
-
渡辺 啓仁
日本電気(株)システムデバイス研究所
-
渡辺 啓仁
Nec 半導体生産技術本部 プロセス技術部
-
神山 聡
(株)半導体先端テクノロジーズ(selete)
-
小野 春彦
NEC マイクロエレクトロニクス研究所 LSI基礎研究部
-
神山 聡
日本電気(株)システムデバイス基礎研究本部
-
小野 春彦
日本電気(株)マイクロエレクトロニクス研究所
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