スピードを維持した50%省電力化回路

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概要

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• 待機時には、基板バイアスを加えてしきい値を高くし、リーク電流による消費電力を低減する。動作時には、基板電位を加えずしきい値を低くし、回路の遅延時間を小さくする。そのような基板電位切り替え回路を設計し、0.3μm CMOS技術で試作、評価した。電源電圧としきい値をともに下げることで、回路の遅延時間や待機時の消費電力を増やさずに、動作時の消費電力を半減できた。

• 社団法人電子情報通信学会の論文
• 1995-06-22

著者

• 桜井 貴康

  東京大学

• 原 浩幸

  (株)東芝SoC研究開発センター

• 桜井 貴康

  Institute Of Industrial Science University Of Tokyo

• 黒田 忠広

  慶応義塾大学

• 黒田 忠広

  (株)東芝システムLSI技術研究所

• 桜井 貴康

  (株)東芝システムLSI技術研究所

• 各務 正一

  (株)東芝システムLSI技術研究所

• 各務 正一

  (株)東芝半導体技術研究所

• 瀬田 克弘

  (株)東芝半導体デバイス技術研究所

• 原 浩幸

  (株)東芝マイクロエレクトロニクス技術研究所

• 原 浩幸

  (株)東芝 半導体技術研究所

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