高圧電源線を用いたオンチップ電源線ノイズキャンセラ(<特集>チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
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概要
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高圧電源線を用いたオンチップ電源線ノイズキャンセラを提案した.このキャンセラを90nm CMOSプロセスにより試作し,2.0%の消費電力増で68%ノイズを低減できることを確認した.また,提案したキャンセラの設計手法を示し,従来手法であるオンチップデカップリングキャパシタ及び電源線の追加に比べてそれぞれ1/77及び1/45の面積増加で同等のノイズ低減効果が得られた.また,キャンセラを早めに動作させることによってノイズを完全に消すことができることがシミュレーションで示された.
- 社団法人電子情報通信学会の論文
- 2008-01-10
著者
-
桜井 貴康
東京大学
-
桜井 貴康
東京大学国際・産学共同研究センター
-
高宮 真
東京大学大規模集積システム設計教育研究センター
-
中村 安見
東京大学国際・産学共同研究センター
-
中村 安見
東京大学国際産学共同研究究センタ
-
桜井 貴康
東京大学工学系研究科生産技術研究所
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