Full Top Down Design for Testability Using Multi-Level Partial Scan Design
スポンサーリンク
概要
- 論文の詳細を見る
本稿では、Register-Transfer Level (RTL)でパーシャルスキャン選択を行うテスト容易化設計(DFT)手法について述べる。本手法では、ESDAシステム上におけるRTLでのスキャンレジスタ選択とゲートレベルでのスキャンレジスタ選択を組み合せて実行することによって、効果的にテスト容易化を行う。RTLではRTL回路のテスタビリティー解析を行うことによってスキャンレジスタを決定し、またゲートレベルでは、状態遷移容易性の解析を行うことによってスキャンレジスタを決定し、ATPGを実行する。ISCAS'89ベンチマーク回路と実品種を使った実験によって、本手法の効果が実証された。
- 社団法人電子情報通信学会の論文
- 1996-03-07
著者
-
高井 裕司
松下電器産業株式会社 半導体研究センター
-
村岡 道明
松下電器産業株式会社 半導体研究センター
-
竹岡 貞巳
松下電器産業株式会社半導体社開発本部システムLSI技術統括部
-
松本 道弘
松下電器産業株式会社 半導体研究センター
-
太田 光保
松下電器産業株式会社半導体開発本部
-
細川 利典
松下電器産業株式会社半導体開発本部
-
本原 章
松下電器産業(株)
-
村岡 道明
半導体理工学研究センター
-
本原 章
松下電器産業株式会社 半導体研究センター
-
細川 利典
日本大学生産工学部数理情報工学科半導体理工学研究センター
-
竹岡 貞巳
松下電器産業株式会社 半導体開発本部
関連論文
- パネル討論 : システムオンシリコン時代に向けてどんなCADを作るべきか?
- パネル討論 : システムオンシリコン時代に向けてどんなCADを作るべきか?
- ディレイテストにおけるパス選択基準とテストクオリティの評価
- ATPGパターン数削減指向テストポイント挿入方法
- RTレベルパーシャルスキャン設計システム : REPS
- 時間展開モデルを用いた無閉路順序回路の動的テスト系列圧縮方法の解析(電子システムの設計技術と設計自動化)
- 共分散行列を用いたステートマシンの状態探索手法
- ショーパスディレイ : 故障モデルとテスト生成
- 時間展開モデルを用いた無閉路順序回路のテスト系列圧縮方法 (テストと設計検証論文特集)
- アーキテクチャ性能評価のための動作記述の検討
- Full Top Down Design for Testability Using Multi-Level Partial Scan Design
- 動作機能図入力システム環境でのテスト容易化
- パーシャルスキャン設計による平衡再収斂構造のテスタビリティ評価 (電子システムの設計技術と設計自動化)
- 時間展開モデルを用いた無閉鎖順序回路のテスト系列圧縮について
- 時間展開モデルを用いた無閉路順序回路のテスト系列圧縮について
- 時間展開モデルを用いた無閉鎖順序回路のテスト系列圧縮について
- 高速Mic-Cutアルゴリズムを用いたRTレベル回路分割手法
- 高速Min-Cutアルゴリズムを用いたRTレベル回路分割手法
- ソフトマクロ生成を用いた信号処理データパス設計手法
- 論理関数処理に基づく順序回路のテスト生成法
- SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト)
- テスト容易化設計のためのRTL回路分割手法
- パス遅延故障テストにおける故障検出率の推定法
- 組合せATPGに基づくRTレベル部分スキャン設計法