高速Mic-Cutアルゴリズムを用いたRTレベル回路分割手法
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概要
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大規模回路の論理合成やレイアウトを効率的に行なうことを目的とした、レジスタ・トランスファ(RT)レベルの回路自動分割手法および本手法を用いた設計フローを提案する。本手法では、分割最適化パラメータを動的に決定することにより、分割処理に要する時間を大幅に削減する。実験の結果、回路素子数が大きいとき、分割処理時間が1/10〜1/100に短縮されることが分かった。
- 1998-03-06
著者
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村岡 道明
松下電器産業株式会社 半導体研究センター
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村岡 道明
半導体理工学研究センター
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川口 謙一
松下電器産業株式会社 半導体開発本部
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蕪尾 知恵
松下電器産業株式会社半導体開発本部
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蕪尾 知恵
松下電器産業株式会社 半導体開発本部
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