テスト容易化設計のためのRTL回路分割手法
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概要
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Register Transfer Level (RTL)でテスト容易化設計を行なう方法を提案する。本手法はRTL回路をテスト容易性を考慮して、各ブロックがテスト容易になるように分割し、外部ピンとブロックの間にセレクタを挿入して、ブロックをIsolationすることにより、分割したブロックを単体でテスト生成可能とするものである。本稿では、まずテスト容易な(テスタブルな)回路を順序回路のテスト生成の問題から考察して定義した後、RTL回路の分割手法について提案を行なう。Bchart[1]で設計したRTL回路について本手法を適用しフルスキャン設計手法[2,3]と比較した結果、テスト回路面積とテストパターン数を削減できた。
- 社団法人電子情報通信学会の論文
- 1996-03-07
著者
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村岡 道明
松下電器産業株式会社 半導体研究センター
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竹岡 貞巳
松下電器産業株式会社半導体社開発本部システムLSI技術統括部
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太田 光保
松下電器産業株式会社半導体開発本部
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細川 利典
松下電器産業株式会社半導体開発本部
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村岡 道明
半導体理工学研究センター
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細川 利典
日本大学生産工学部数理情報工学科半導体理工学研究センター
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竹岡 貞巳
松下電器産業株式会社 半導体開発本部
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川口 謙一
松下電器産業株式会社 半導体開発本部
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