RTレベルパーシャルスキャン設計システム : REPS
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概要
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LSIの回路規模の増大により,フルスキャン設計方法のテスト実行時間が重要な問題となっている.本論文では,RTレベルでのパーシャルスキャン設計システムREPSを提案し,その詳細を述べる.REPSは設計期間とテスト実行時間の短縮を目指し,(1)RTレベルで,スキャン化すべきレジスタを選択する,(2)DFTデータベースに,各ブロックに対する複数のDFTライブラリが存在する,さらにテスト実行時間削減のため,(3)各ブロックのDFT方法を選択し,LSIのテスト長を推定する,という特徴を持つ.REPSを実際のLSIのRTレベルにおけるテスト設計で使用したところ,推定したLSIのテスト長は,ゲートレベルの回路のテスト長に比べて,誤差+9〜+20%と精度良く推定できた.またREPSの適用により,得られたパーシャルスキャン設計LSIのテスト長は,フルスキャン設計LSIのテスト長に比べて,18〜37%短縮することができた.
- 2001-04-15
著者
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