グレーディッドパルスドープチャネルヘテロ構造FET
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概要
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移動体通信基地局用PAの高性能化には、FETの高出力化、高効率化が必須である。今回、チャネルとして基板側に向かって指数関数的にキャリア濃度を増加させたグレーディッドパルスドープ構造を採用することにより、低セットドレイン電流(Iq)での出力特性(P1dB)の劣化を改善し、4%IdssのIqにおいて従来のアドバンスドパルスドープチャネルFETより9dB高いP1dBを得た。また、ゲート直下にAlGaAs CAP層を導入することで2端子ゲート耐圧(Vbd)を-25Vから-29Vへと改善し、3端子動作時のリーク電流も低減させ12V動作を可能とした。12V動作時にはPout=540mW / mm、η_<add>=64%を達成した。
- 社団法人電子情報通信学会の論文
- 2000-01-21
著者
-
中田 健
住友電気工業
-
中田 健
住友電工オプトエレクトロニクス研究所
-
乙部 健二
住友電工オプトエレクトロニクス研究所
-
中島 成
住友電工オプトエレクトロニクス研究所
-
坂本 良二
住友電工オプトエレクトロニクス研究所
-
橋長 達也
住友電工オプトエレクトロニクス研究所
-
桑田 展周
住友電工オプトエレクトロニクス研究所
-
坂本 良二
住友電工 オプトエレクトロニクス研究所
-
桑田 展周
住友電工 オプトエレクトロニクス研究所
-
中田 健
酪農学園大学獣医学部獣医臨床繁殖学教室
-
橋長 達也
住友電気工業株式会社伝送デバイス研究所
-
中島 成
住友電気工業 オプトエレクトロニクス研
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