アルゴリズミックデバッグ法を用いたVLSI上位仕様記述の検証法
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概要
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本論文では,アルゴリズミックデバッグ法を用いた構造化分析法によるVLSI上位仕様記述の検証(誤り発見)法を提案し,その有効性を3つの実チップレベルの大規模な例題を用いて評価する.対象システムの動作仕様は,構造化分析法を用いて上位のレベルで記述し,その中に含まれる仕様記述の誤りを,アルゴリズミックデバッガからの極めて少ない問い合わせに答えるだけで効率的に発見する.設計者とデバッガの協極作業による誤り発見手数は,従来のシミュレーションを用いた検証法と比較して,1/10~1/100に短縮される.本手法は,効率的なVLSIの上位仕様記述の検証法において重要な役割を果たすだろう.
- 一般社団法人情報処理学会の論文
- 1994-06-24
著者
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