構造化分析手法によるHDLの統一的表現の試み

概要

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近年のLSI設計規模の増大、設計の短TAT化の要求から、ハードウエア記述言語による動作レベル記述を起点とする設計手法が用いられるようになってきた。市販のハードウエア記述言語としては、VHDL,Verilog-HDL,UDL/I,SFLなど数種類のものが存在し、使用されている。このため、次の問題が生じている。(1)テキスト主体の記述であるので、動作の理解が記述者以外には容易ではない。(2)使用する言語のセマンティックスに依存し、他の言語への変換が困難である。われわれはこれまで構造化分析ツールを用いたLSI仕様の図的記述手法と構造化分析の結果からハードウエア記述言語-SFL-を自動生成することにより、動的な検証を行う手法について検討してきた。本稿では、構造化分析手法で用いられる図形モデルと各種ハードウエア記述言語との対応規則について述べ、ハードウエア記述言語(HDL)のセマンティックスに依存しない動作記述の可能性について述べる。
一般社団法人情報処理学会の論文
1992-02-24