原子層堆積法とTiキャップアニールによる極薄SiO_2換算膜厚を持つ high-k (k=40) HfO_2 ゲートスタックの形成
スポンサーリンク
概要
- 論文の詳細を見る
- 2012-11-10
著者
-
右田 真司
産業技術総合研究所
-
太田 裕之
産業技術総合研究所
-
森田 行則
産業技術総合研究所
-
森田 行則
(独)産業技術総合研究所ナノエレクトロニクス研究部門
-
右田 真司
(独)産業技術総合研究所ナノエレクトロニクス研究部門
-
森田 行則
半導体MIRAI-産総研ASRC
-
水林 亘
産業技術総合研究所
-
太田 裕之
産業技術総合研究所 ナノエレクトロニクス研究部門
-
右田 真司
産業技術総合研究所 ナノエレクトロニクス研究部門
-
右田 真司
産業技術総合研究所グリーンナノエレクトロニクスセンター
-
水林 亘
産業技術総合研究所グリーンナノエレクトロニクスセンター
-
水林 亘
産業技術総合研究所 ナノエレクトロニクス研究部門
-
森田 行則
産業技術総合研究所グリーンナノエレクトロニクスセンター
-
森田 行則
産業技術総合研究所 ナノエレクトロニクス研究部門
関連論文
- High-k MOSデバイスのしきい値電圧制御におけるhigh-k/SiO_2界面の役割(メタルゲート/High-k絶縁膜スタック,ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- High-k MOSFETに固有な移動度劣化機構の提案(IEDM(先端CMOSデバイス・プロセス技術))
- Ge MIS界面欠陥の電気的性質(レギュラーセッション,ゲート絶縁薄膜,容量膜,機能膜及びメモリ技術)
- Hf系高誘電率ゲート絶縁膜のAl濃度変調及びパーシャルシリサイドゲート電極によるCMOS非対称閾値の改善(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- キャリア分離法を用いた high-k stack ゲート絶縁膜のキャリア伝導及び絶縁性劣化機構の解析
- LL-D&A法で作製したHfAlO_x膜の物性と電気特性(極薄ゲート絶縁膜・シリコン界面の評価技術・解析技術)
- エピタキシャルゲート構造を有する強誘電体ゲートFETの試作と電気特性
- パーティクルフリーBSCCO超伝導薄膜作製に成功--原子吸光フラックスモニター法を用いた高精度分子線結晶成長技術で
- パーティクルフリー分子線エピタキシー成長とデバイス作製技術 (特集:高温超電導) -- (超電導素子の研究)
- Bi自己停止作用を利用したBSCCO超電導体の原子層制御分子線エピタキシー (特集:高温超電導) -- (超電導素子の研究)
- Ge窒化膜を界面層とするHfO_2/Ge MIS構造の特性(ゲート絶縁膜、容量膜、機能膜及びメモリ技術)
- 原子スケールの構造制御技術でアプローチするシリコンナノワイヤトランジスタの開発(ゲート絶縁薄膜、容量膜、機能膜及びメモリ技術)
- 還元雰囲気下でのゲート電極形成プロセスによるHfO_2膜の初期絶縁破壊(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
- Hf系高誘電率ゲート絶縁膜のAl濃度変調及びパーシャルシリサイドゲート電極によるCMOS非対称閾値の改善(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- エピタキシャルゲート構造を有する強誘電体ゲートFETの試作と電気特性
- 原子層堆積法による高誘電率ゲート絶縁膜の作製とその特性への基板親水性の影響
- 原子層堆積法による高誘電率ゲート絶縁膜の作製とその特性への基板親水性の影響
- C-12-3 閾値可変型FinFETを用いた0.7V動作演算増幅器の試作(アナログ要素回路,C-12.集積回路,一般セッション)
- 走査プローブ顕微鏡による窒化シリコン表面の観察
- High-k MOS デバイスのしきい値電圧制御におけるhigh-k/SiO_2界面の役割
- エピタキシャルNiSi_2ソース/ドレインにおける原子層オーダーの接合位置制御及びドーパント偏析によるショットキーバリアハイトの低減(ゲート絶縁薄膜,容量膜,機能膜及びメモリ技術)
- CT-2-5 低電圧SRAMデバイス技術(CT-2.サブ0.5V時代に向けた低電圧・低電力メモリ技術,チュートリアルセッション,ソサイエティ企画)
- 原子層堆積法とTiキャップアニールによる極薄SiO_2換算膜厚を持つ high-k (k=40) HfO_2 ゲートスタックの形成
- Tunnel FETの非局所モデリング : デバイスモデルと回路モデル(プロセス・デバイス・回路シミュレーション及び一般)
- C-12-37 トンネルFETを用いたSRAMにおけるマージン改善手法の提案(メモリ及びデバイス・回路強調設計技術,C-12.集積回路,一般セッション)
- 14nm世代以降に向けたアモルファス金属ゲートによるFinFETのV_tおよびG_mばらつき抑制技術(IEDM特集(先端CMOSテバイス・プロセス技術))
- チャネル長を3nmに微細化した接合レストランジスタの電気特性(IEDM特集(先端CMOSテバイス・プロセス技術))
- 合成電界効果によるトンネルトランジスタの性能向上(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 合成電界効果によるトンネルトランジスタの性能向上(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 高信頼メタル/high-k CMOS SOI FinFETsのための高温イオン注入技術(先端CMOSデバイス・プロセス技術(IEDM特集))