HOG特徴量による実時間物体検出プロセッサのFPGA実装
スポンサーリンク
概要
- 論文の詳細を見る
Histogram of Oriented Gradients (HOG)特徴量は,歩行者を始めとする様々な物体の検出に高い性能を有するため,近年広く用いられている画像特徴量である.物体検出の技術は,自動車等への実用が始まっており重要度を増している.また,近年の汎用プロセッサの性能向上により,HOG特徴量等の計算コストの高い処理を実装し,実時間で動画像を処理することも可能となってきた.一方で,これらの汎用プロセッサは膨大な電力を消費するため,モバイル用途への適用は困難である.そこで本研究では,HOG特徴量を用いた実時間物体検出のためのプロセッサを提案する.提案するプロセッサは,画像中の局所領域であるセルに着目したHOGアルゴリズムの簡略化と,サポートベクターマシーンでの同時計算,セルベースのパイプラインアーキテクチャ及び高並列な各演算モジュールを用いたアーキテクチャを有する.本アーキテクチャの有効性を評価するため,FPGAにて実装を行った.その結果,SVGA解像度(800x600ピクセル)の画像から,HOG特徴量の生成及び物体検出を72fpsで実現できることを確認した.
- 一般社団法人電子情報通信学会の論文
- 2012-12-10
著者
-
水野 孝祐
神戸大学工学研究科
-
川口 博子
神戸大学大学院システム情報学研究科
-
和泉 慎太郎
神戸大学大学院システム情報学研究科
-
川口 博
神戸大学大学院
-
吉本 雅彦
神戸大学大学院
-
高木 健太
神戸大学大学院システム情報学研究科
-
水野 孝祐
神戸大学大学院システム情報学研究科
関連論文
- 時刻同期型MACプロトコルを用いる58-μWワンチップセンサノードプロセッサ(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 低消費電力センサノードVLSIのための時刻同期型MACプロトコルの研究(センサネットワーク,アドホックネットワーク)
- 高信頼性モードと高速アクセスモードを有するディペンダブルSRAM(高信頼システム,システム設計及び一般)
- しきい値電圧ばらつきを克服したDVS環境下における0.3V動作SRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- B-20-10 ワイヤレスセンサネットワークのためのデータ集約を考慮した部分起動メモリの電力削減効果に関する研究(B-20.ユビキタス・センサネットワーク,一般セッション)
- A-21-26 ワイヤレスセンサネットワークのためのタイマ制御によるカウンタベースブロードキャスティング方式の改良(A-21.センサネットワーク,一般講演)
- カラム線制御回路を用いた0.56V動作128-kb 10T小面積SRAM(メモリ技術)
- 7T/14TディペンダブルSRAMおよびハーフセレクト回避セル配置構造(メモリ技術)
- C-12-4 7T/14TディペンダブルSRAMおよびそのセル配置構造(C-12.集積回路,一般セッション)
- チップ間ばらつき補正機能を有する基板バイアス制御を用いた0.42V動作486-kb FD-SOI SRAM(学生・若手研究会)
- コグニティブ無線向け可変帯域ディジタルバンドパスフィルタの設計(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- コグニティブ無線向け可変帯域ディジタルバンドパスフィルタの設計(ワイヤレスとワイヤライン,アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- サブ100mW H.264/AVC MP@L4.1 HDTV解像度対応整数画素精度動き検出プロセッサコア(低消費電力設計,システム設計及び一般)
- サブ100mW H.264/AVC MP@L4.1 HDTV解像度対応整数画素精度動き検出プロセッサコア(システム設計及び一般)
- プロセスばらつきを考慮したNoCアーキテクチャの検討
- ブロック一括コピー機能を有する7T SRAM(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- ブロック一括コピー機能を有する7T SRAM(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- ブロック一括コピー機能を有する7T SRAM(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- ネットワーク型マイクロホンアレイ間のデータ集約による音声信号ビームフォーミング(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- 時刻同期型MACプロトコルを用いる58-μWワンチップセンサノードプロセッサ(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- AI-1-8 ディペンダブルメモリへの挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- ネットワーク型マイクロホンアレイ間のデータ集約による音声信号ビームフォーミング(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- しきい値電圧ばらつきを克服したDVS環境下における0.3V動作SRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- ネットワーク型マイクロホンアレイ間のデータ集約による音声信号ビームフォーミング(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端)
- モバイル応用H.264コーデックLSI向け低消費電力動き検出アルゴリズム(プロセッサ, DSP, 画像処理技術及び一般)
- モバイル応用H.264コーデックLSI向け低消費電力動き検出アルゴリズム(プロセッサ, DSP, 画像処理技術及び一般)
- モバイル応用H.264コーデックLSI向け低消費電力動き検出アルゴリズム(プロセッサ, DSP, 画像処理技術及び一般)
- モバイル応用H.264コーデックLSI向け低消費電力動き検出アルゴリズム(プロセッサ, DSP, 画像処理技術及び一般)
- システムレベル故障注入技術を用いたディペンダブルプロセッサアーキテクチャの評価・検証(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 非実機環境上での故障注入技術による車載システムレベル信頼性評価技術(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- システムレベル故障注入技術を用いたディペンダブルプロセッサアーキテクチャの評価・検証(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 非実機環境上での故障注入技術による車載システムレベル信頼性評価(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
- D-12-78 動画像認識応用VLSIオプティカルフロープロセッサ(2) : オプティカルフロープロセッサアーキテクチャ(D-12.パターン認識・メディア理解,一般講演)
- D-12-77 動画像認識応用VLSIオプティカルフロープロセッサ(1) : アルゴリズムのVLSI向き最適化(D-12.パターン認識・メディア理解,一般講演)
- しきい値ばらつき耐性を有する0.45V動作9T/18TデュアルポートSRAM(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 故障注入技術を用いたディペンダブルSRAMを搭載するプロセッサの信頼性評価・検証(ハードウェア,ネットワーク,クラウド及び一般)
- マイクアレイネットワークを用いた宅内サービス実現可能性の検討(応用ネットワーク,ネットワーク,クラウド及び一般)
- C-12-4 ディペンダブルSRAMのためのオンライン故障診断技術の開発(C-12.集積回路,一般セッション)
- C-12-3 温度変化を考慮したSRAMのBER導出手法の検討(C-12.集積回路,一般セッション)
- C-12-1 0.6V動作可能なハーフセレクト耐性を向上させる差動書込み技術を用いた40-nm 8T SRAM(C-12.集積回路,一般セッション)
- 6万語彙実時間連続音声認識のための40nm,144mW音声認識専用プロセッサの開発(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- マルチビットアップセット耐性及びシングルビットアップセット耐性を備えた8T SRAMセルレイアウト(学生・若手技術者育成のための研究会)
- 6万語彙実時間連続音声認識のための40nm,144mW音声認識専用プロセッサの開発(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- チップ間ばらつき及びチップ内ばらつきを抑制する基板バイアス制御回路を備えた0.42-V 576-Kb 0.15-μm FD-SOI 7T/14T SRAM(学生・若手技術者育成のための研究会)
- 低電力20相出力発振回路(学生・若手技術者育成のための研究会)
- 低電圧動作におけるマージン拡大機能を有する連想度可変キャッシュ(プロセッサ・アーキテクチャ,集積回路とアーキテクチャの協創〜ノーマリオフコンピューティングによる低消費電力化への挑戦〜)
- 実時間ロボット制御のための75変数MIQP問題ソルバープロセッサ(応用,集積回路とアーキテクチャの協創〜ノーマリオフコンピューティングによる低消費電力化への挑戦〜)
- 低電圧動作におけるマージン拡大機能を有する連想度可変キャッシュ
- 実時間ロボット制御のための75変数MIQP問題ソルバープロセッサ
- 6万語彙実時間連続音声認識のための40nm, 144mW音声認識専用プロセッサの開発
- チップ間ばらつき及びチップ内ばらつきを抑制する基板バイアス制御回路を備えた0.42-V 576-Kb 0.15-μm FD-SOI 7T/14T SRAM
- 低電力20相出力発振回路
- 6万語彙実時間連続音声認識のための40nm, 144mW音声認識専用プロセッサの開発
- マイクアレイネットワークを用いたホームネットワークサービス向けハンズフリー音声インタフェース
- SRAMセルを用いたLow書込みによるチップID生成手法(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 低エネルギ比較機能を有するDMR応用7T SRAM(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 低電力ディスターブ緩和技術を備えた40nm 0.5V 12.9pJ/access 8T SRAM(依頼講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- ノーマリーオフコンピューティング:4. ヘルスケア応用生体情報計測センサにおけるノーマリーオフコンピューティング
- 読出しビット線リミット機構を備えた40-nm 256-Kb サブ 10pJ/access動作8T SRAM(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- プロセスばらつきを考慮した低電圧動作混合連想度キャッシュ構造(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 読出しビット線リミット機構を備えた40-nm 256-Kb サブ 10pJ/access動作8T SRAM(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- プロセスばらつきを考慮した低電圧動作混合連想度キャッシュ構造(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
- ウェアラブル生体情報計測システムのための瞬時心拍検出アルゴリズム(ポスターセッション)
- 強誘電体キャパシタを用いた6T4CシャドウSRAMの高性能化技術
- HOG特徴量による実時間物体検出プロセッサのFPGA実装
- 2.4倍速実時間6万語彙連続音声認識プロセッサの開発
- 2.5 耐ソフトエラーSRAMレイアウト(第2章:放射線によるソフトエラー,ディペンダブルVLSIシステム)
- 5.5 再構成可能なディペンダブルキャッシュアーキテクチャ(第5章:素子特性経時劣化,ディペンダブルVLSIシステム)
- マルチビットアップセット耐性を有するNMOS内側レイアウトを用いた6T SRAM(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- ゼロデータフラグを用いた低エネルギーSTT-RAMキャッシュ(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 動作環境の動的変動を考慮した動作マージン拡大機能を有する自律制御キャッシュ(ポスターセッション,学生・若手研究会)
- ウェアラブル生体センサのための心電図解析手法(ポスターセッション,学生・若手研究会)
- 3×倍速実時間6万語彙連続音声認識のための40-nm, 54-mW音声認識専用プロセッサ(システムLSIの応用とその要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- 強誘電体メモリの高速回路技術(ポスターセッション,学生・若手研究会)
- 低電力ディスターブ緩和技術を備えた40nm 0.5V 12.9pJ/access 8T SRAM
- 読出しビット線リミット機構を備えた40-nm256-Kbサブ10pJ/access動作8TSRAM
- 読出しビット線リミット機構を備えた40-nm256-Kbサブ10pJ/access動作8TSRAM
- プロセスばらつきを考慮した低電圧動作混合連想度キャッシュ構造
- プロセスばらつきを考慮した低電圧動作混合連想度キャッシュ構造