RDRアーキテクチャを対象とした部分2重化フォールトセキュア高位合成手法

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半導体の微細化技術の向上に伴い,ソフトエラーによる信頼性低下が問題となっている.そのため,LSI にエラー検出機能を組み込むフォールトセキュア設計の必要性が高まっている.一方,微細化技術の向上によりゲート遅延より配線遅延が支配的となったため,高位合成段階で配線遅延を予測する必要が生じている.配線長が不定である従来のレジスタ集中型アーキテクチャに対し,レジスタをチップ内に均等に配置することで配線長を一定とする RDR アーキテクチャが提案されている.本稿では RDR アーキテクチャを対象とした,部分 2 重化によるフォールトセキュア高位合成手法を提案する.提案手法では入力 CDFG の演算ノードを一部 2 重化することで,レイテンシ制約内で信頼性を最大化する.RDR アーキテクチャで生じる空き領域をフォールトセキュア設計に利用することで面積効率を向上させると同時に,2 重化可能な演算ノード数を増加させる.続いて,挿入比較ノード数を最小化するスケジューリング・バインディングを行うことで余分な演算器動作を抑制し,信頼性向上を図る.計算機実験により提案手法は,フォールトセキュア設計を利用しない手法と比して最大 57% 信頼性を向上させるフォールトセキュア高位合成が可能であることを確認した.
2012-02-24

RDRアーキテクチャを対象とした部分2重化フォールトセキュア高位合成手法

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