A Self-Alignment Row-by-Row Variable-V_<DD> Scheme Reducing 90% of Active-Leakage Power in SRAM's(Memory,<Special Section>Low-Power, High-Speed LSIs and Related Technologies)

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概要

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• We report an SRAM with a 90% reduction of active-leakage power achieved by controlling the supply voltage. In our design, the supply voltage of a selected row in the SRAM goes up to 1V, while that in other memory cells that are not selected is kept at 0.3V. This suppresses active leakage because of the drain-induced barrier lowering (DIBL) effect. To avoid unexpected flips in the memory cells, the wordline voltage is controlled so that it is always lower than the supply voltage in the proposed SRAM, with a self-alignment timing generator. The additional area overhead of the timing generator is 3.5%.

• 社団法人電子情報通信学会の論文
• 2007-04-01

著者

• 桜井 貴康

  東京大学

• 桜井 貴康

  Institute Of Industrial Science University Of Tokyo

• SAKURAI Takayasu

  Center for Collaborative Research,the University of Tokyo

• Kawaguchi H

  Institute Of Industrial Science The University Of Tokyo:(present Office)kobe University

• KAWAGUCHI Hiroshi

  Institute of Industrial Science, the University of Tokyo

• Kawaguchi Hiroshi

  Institute Of Industrial Science The University Of Tokyo:(present Office)kobe University

• Kawaguchi H

  Univ. Tokyo Tokyo Jpn

• SALIBA Fayez

  School of Engineering, the University of Tokyo

• Saliba Fayez

  School Of Engineering The University Of Tokyo:(present Office)takumi Technology

• Sakurai Takayasu

  Center For Collaborative Research And Institute Of Industrial Science The University Of Tokyo

• Kawaguchi Hiroshi

  Institute Of High Speed Mechanics Tohoku University

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