CADツールを用いた一般同期向けクロック木の一合成法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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各レジスタに適切なタイミングでクロックを供給することで回路の様々な性能向上を目指している一般同期方式の実現に向けた様々な取り組みがなされているが,現在の設計環境を用いて高性能な一般同期回路を間単に実現できるとは必ずしも言えない.本稿では,現在広く用いられているCADツールを用いて,一般同期回路をクロック木の修正により実現する手法を提案する.提案手法では,まず,回路の高速化を達成しつつクロック木の配線長を抑えるため,レジスタをレイアウトに基づきクラスタに分割し,クラスタに属すレジスタに同じ対ミグでクロックを供給する手法を,クラスタ内の配線遅延が無視できない場合にも適用できるよう拡張し用いる.さらに,クラスタにクロックを供給するクロック木の構造をクロックタイミングに基づきトップダウンに決定し,CADツールにその情報を与えた後に,バッファ挿入,サイジングによりクロックタイミングを調整しつつ,CADツールの機能を用いてクロック木をレイアウト実現する.MIPS32互換プロセッサ回路を設計対象とした計算機実験では,提案手法を用いて既存の同期回路よりも約8%高速で,理論的な最小値に近いクロック周期を達成するクロック木が,CADツールを用いてレイアウト実現できることを確認した.
- 社団法人電子情報通信学会の論文
- 2007-03-01
著者
-
小平 行秀
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学理工学研究科集積システム
-
原田 陽介
東京工業大学大学院理工学研究科集積システム専攻
-
原田 陽介
東北大学大学院工学研究科 化学工学専攻
-
小平 行秀
会津大学コンピュータ理工学部
-
高橋 篤司
東京工業大学
-
橋本 浩良
東京工業大学大学院理工学研究科集積システム専攻
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